記事 ID: 000085022 コンテンツタイプ: 製品情報 & ドキュメント 最終改訂日: 2012/08/13

トランスミッター・データストリームに制御文字がない場合、Cyclone III LVDS レシーバーをトレーニングするにはどうすればよいですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

トランスミッター・データストリームでコントロール文字が利用できない場合、® III デバイスで LVDS レシーバーを設定する際Cyclone次の オプションが利用できます。

 

リファレンス・クロックがデータレート / デシリアライゼーションファクター (シリアルワード当たり 1 つの立ち上がりエッジ) の場合、ワード境界は確定的です。例えば、システムに 800Mbps x8 SERDES データが含まれていて、受信クロックが 100MHz の場合、基準クロックの立ち上がりエッジごとに 8 ビットのシリアルワードが 1 つ受信されます。 タイミング・シミュレーションを使用すると、このインターフェイスの電源オン、または PLL にアセットが適用された後のデフォルトのビット位置を決定できます。

 

デバイスの設定時にリファレンス・クロックが安定しない場合、PLL の位相シフトはランダムになり、ランダムなワードアライメントにつながる可能性があります。 PLL をリセットして確定的なポジションに戻ります。フリー・ランニング・データの最適なガイダンスは、ワードアライメントとの確定的な関係を提供するクロックを使用することです。タイミング・シミュレーションまたはラボ測定を使用して、ワードを適切に整列させるためにデータアライメント回路に適用するために必要なビット数の滑りパルスを決定することができます。次に、PLL ロックが主張された後で、非同期リセット後でも、デバイスがユーザーモードに入ったときに電源をオンにしても、安定したビット・スリップ・パルスを実装するシンプルなステート・マシンを構築します。

関連製品

本記事の適用対象: 1 製品

Cyclone® III FPGA

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