記事 ID: 000084984 コンテンツタイプ: トラブルシューティング 最終改訂日: 2016/07/18

Arria® V、Cyclone®、および Stratix® V デバイスをターゲットとする SerialLite II IP コアのポート方向が正しくありません

環境

    インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション
    SerialLite II v18.1
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

SerialLite II IP コアは、err_rr_8berrdet ポートの方向を出力 ポート として誤って設定します。この問題は、Arria® V、Cyclone® V、および Stratix® V デバイスに影響します。

解決方法

この問題を回避するには、入力する err_rr_8berrdet ポート の方向を変更し、カスタム PHY トランシーバーの rx_errdetect出力 ポートにポートを接続します。

この問題は、SerialLite II IP コアのバージョン 18.1 で修正済みです。

関連製品

本記事の適用対象: 8 製品

Arria® V GT FPGA
Arria® V GX FPGA
Arria® V ST SoC FPGA
Arria® V SX SoC FPGA
Cyclone® V FPGA & SoC FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA

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