クリティカルな問題
詳細
rx_align_clrこの信号は RX FIFO バッファーをリセットし、信号にはリード・クロック・ドメインへの同期パスと、FIFO バッファーのライト・クロック・ドメインへの非同期パスの両方があります。
Stratix V、Arria V GZ、Arria 10 デバイスの場合、リタイミング・エンジンはライト・クロック・ドメインへの非同期パスを認識せず、リセットしてロジックのタイミングを改善します。この結果、結合信号が直接接続される可能性があります。 ライト・クロック・ドメインのシンクロナイザーにより RX FIFO バッファーがクリアされ、データの視差が生じる。
この問題は、次のインターフェイスでレジスターリタイミング・コンパイル・オプションが有効になっている場合に発生する可能性があります。
- トランシーバー・ネイティブ PHY (10 G PCS 有効、RX_FIFOモードを Interlaken に設定)
- 50 G Interlaken
- 100 G Interlaken
- Interlaken PHY
- SerialLite III ストリーミング
解決方法
Stratix V、Arria V GZ、または 10 デバイスのレジスターリタイミングArria有効にしないでください。
Quartus® II ソフトウェアのリリース 11.0 ~ 14.0 では、[アサインメント>設定] > [コンパイルプロセス設定] >パフォーマンス最適化 (物理合成)でレジスターのリタイミング>有効にします。 レジスターのリタイミング
Quartus® II ソフトウェア・リリース 14.1 以降では、 アサインメント > 設定 > コンパイラー設定 > アドバンス設定 (Fitter) で レジスターのリタイミング>レジスターのリタイミングを有効にします。 パフォーマンス.