詳細
Cyclone® V デバイス向け EDCRC 回路 Fmax は、密度に応じて異なります。したがって、この違いを補償するために適切な最小クロック分割値を設定する必要があります。使用する除数の値が最小の値より小さい場合、EDCRC は失敗する可能性があります。
影響のあるデバイス:
Cyclone V FPGA
| デバイスタイプ | メンバーコード | 最小クロック分割子 |
|---|---|---|
| Non-SoC | A5、C4、C5、D5 | 2 |
| Soc | A2、A4、C2、C4 | 2 |
| Non-SoC | C3 | 4 |
| Non-SoC | A2、A4 | 2 |
| SoC および Non-SoC | 他 | 1 |
解決方法
Quartus® Prime 開発ソフトウェアのバージョン 16.0.2 以前の場合:
正しい最小クロック除数を選択して、EDCRC が正しく動作することを確認します。EDCRC が通過する場合、現場に導入されたデバイスには影響はありません。
インテル® Quartus® Prime 開発ソフトウェアの 16.0.2 以降のバージョンの場合:
Quartus® Prime 開発ソフトウェアは、無効な除数値を自動的に検出し、有効な値に変更し、ユーザーに警告メッセージを表示します。例えば 5CEF を使用している場合A2F31C7N および 1 が最小クロック分割値として選択され、コンパイル中に次の警告メッセージが表示されます。
「デザインのリアルタイム CRC ERROR_CHECK_FREQUENCY_DIVISOR VALUE(2) が Quartus® Prime 設定ファイルの値 (1) と一致しません」