記事 ID: 000084951 コンテンツタイプ: トラブルシューティング 最終改訂日: 2012/09/02

Stratix II デバイスの QDR II SRAM レガシー・コントローラー・リード・キャプチャー・レジスターの Time Cedar と同等の SDC 制約は何ですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

startix® II デバイスにおける QDRII SRAM レガシー・コントローラーの読み取りキャプチャーに対する Time Cedar SDC 制約は次のとおりです。

set_max_delay -0.2 -from* -to resync*
set_min_delay -1.6 -from* -to resync*

Quartus® II ソフトウェアのスタティック・タイミング解析 (TAN) の制約は次のとおりです。

set_instance_assignment -name SETUP_RELATIONSHIP "- 0.2 ns" (from* ) - resync*
set_instance_assignment -name HOLD_RELATIONSHIP "- 1.6 ns" (from*) - resync*

関連製品

本記事の適用対象: 1 製品

Stratix® II FPGA

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