記事 ID: 000084931 コンテンツタイプ: トラブルシューティング 最終改訂日: 2012/09/11

DDR、DDR2、DDR3 SDRAM ハイパフォーマンス・コントローラー生成テストベンチにdm_delayed信号に関して問題がありますか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Altera® Quartus®® II ソフトウェアおよび DDR、DDR2、DDR3 SDRAM ハイパフォーマンス・コントローラー IP バージョン 7.0 ~ 9.1 Megawizard 生成テストベンチは、テストベンチで定義された 1 時間単位で遅延されるdm_delayed信号を使用します。この遅延はテストベンチ・ファイルから取り出す必要があります。

この問題は、インテル® Quartus® II ソフトウェアと IP の今後のバージョンで修正される予定です。

この問題を解決するには、testbench と以下のステートメントでdm_delayedを検索してください。

wire[gLOCAL_DATA_BITS / DWIDTH_RATIO / gMEM_DQ_PER_DQS - 1:0] #(GATE_BOARD_CLK_DELAY * 1 1) dm_delayed;

宛先

wire[gLOCAL_DATA_BITS / DWIDTH_RATIO / gMEM_DQ_PER_DQS - 1:0] dm_delayed;

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