記事 ID: 000084904 コンテンツタイプ: トラブルシューティング 最終改訂日: 2012/09/02

UniPHY ベースの DDR2 SDRAM、DDR3 SDRAM、QDRII SRAM、RLDRAMII コントローラー IP を生成する際に、ローカル・Avalon・インターフェイス・データ幅とメモリー・インターフェイス・データ幅の間に不一致があるのはなぜですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
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「Power-of-2 バス幅の生成」オプションをオンにした場合、UniPHY ベースの DDR2 SDRAM、DDR3 SDRAM、QDRII SRAM、RLDRAMII コントローラーを生成する際に、ローカル・Avalon・インターフェイスのデータ幅とメモリー・インターフェイス・データ幅の不一致が生じます。SOPC Builder は 2 の電力以外のバス幅をサポートしないため、このオプションは SOPC Builder で QDRII IP を実装するときに使用されます。そのため、SOPC Builder でデザインを実装していない場合は、このオプションをオンにしないでください。このオプションをオンにすると、Avalon-MM 側のデータバスの幅は切り捨てされ、最も近い消費電力の 2 になります。

 

例えば、バースト 4 の 36 ビット・ハーフレート QDRII SRAM インターフェイスを生成する場合、IP は 144 ビット幅のAvalon-MM サイド・データ・バスを生成すると想定しますが、[Power-of-2 bus widths (Power-of-2 bus widths の生成)] オプションをオンにした場合、IP は ビット 128 ~ 143 の接続を生成しません。ユーザーデータはこれらのビットに書き込んで、これらのビットから読み取りすることはできません分離されたローカル・データ・ビットは、完全に切断された特定のデータピンとは一致しませんが、より多くのデータピン間の転送のごく一部に対応します。例えば、36 ビット・ハーフレート・インターフェイスでは、16 ピン (DQ ピン 20 ~ 35) のデータは、DQ ピンとローカル・インターフェイスのマッピングのため、1/4 の時間は無視されます。

 

DQ0 は 0、36、72、108 のローカルビットにマッピングされます

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DQ34 は 34、70、106、142 にマッピングされています。

DQ35 が 35、71、107、143 にマップされている

 

したがって、ビット 128 ~ 143 を無視する場合、16 ピンのデータは 1/4 の時間は無視されます。

関連製品

本記事の適用対象: 3 製品

Stratix® III FPGA
Stratix® IV E FPGA
Stratix® IV GX FPGA

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