記事 ID: 000084896 コンテンツタイプ: トラブルシューティング 最終改訂日: 2013/02/26

mult_accum機能を推論するときに、Sload 信号の 2 番目のパイプライン・レジスターを DSP ブロックにパックできないのはなぜですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

お客様がmult_accumモジュールを推論すると、sload 信号の 2 番目のパイプライン・レジスターを DSP ブロックにパックすることはできません。 これにより、タイミング解析の結果に影響が出ます。

解決方法

この問題を回避するには、ALTMULT_ACCUM MegaCore® を使用してレジスターの梱包を行います。

関連製品

本記事の適用対象: 2 製品

Arria® V FPGA & SoC FPGA
Stratix® V GX FPGA

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