記事 ID: 000084892 コンテンツタイプ: トラブルシューティング 最終改訂日: 2012/12/03

ファースト・パッシブ・パラレル (FPP) コンフィグレーション・スキームを使用してStratix V ES デバイスをコンフィグレーションしようとすると、パラレル・フラッシュ・ローダー (PFL) のメガファンクションの「pfl_flash_access_request」信号がディアサータブルされないのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® II ソフトウェア・バージョン 12.0 SP1 または 12.0 SP2 を使用して FPP コンフィグレーション・スキームを使用して PFL を使用してStratix® V ES デバイスを構成する場合、PFL メガファンクションの「pfl_flash_access_request」信号はフラッシュデバイスにアクセスし始めると主張されますが、FPGA構成が完了した後はディセシングは行いません。

    解決方法

    これはインテル® Quartus® II ソフトウェア・バージョン 12.1 で修正されています。

    関連製品

    本記事の適用対象: 3 製品

    Stratix® V FPGA
    MAX® V CPLD
    Stratix® V GX FPGA

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