記事 ID: 000084855 コンテンツタイプ: トラブルシューティング 最終改訂日: 2014/09/02

Stratix® V GX/GS/GT FPGAおよびArria® V GZ FPGA・トランシーバーの 66:40 ギアボックス比で fPLL に関するDIV_CLK重要な警告を安全に無視できますか?

環境

    インテル® Quartus® II ソフトウェア
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

66:40 ギアボックスを使用して同じトランシーバー・インスタンスの複数のコピーをインスタンス化する場合、Quartus® II ソフトウェアは可能であれば複数の fPLL を 1 つのエンティティに統合します。これが完了すると、Quartus® II ソフトウェアは、デザインから削除された fPLL に対して、このクリティカルな警告を報告します。

解決方法

はい、Stratix® V GX/GS/GT FPGAおよびArria® V GZ FPGA・トランシーバーの 66:40 ギアボックス比で使用されている fPLL に関して報告されたDIV_CLKクリティカルな警告を安全に無視できます。

関連製品

本記事の適用対象: 3 製品

Stratix® V GX FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA

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