記事 ID: 000084815 コンテンツタイプ: トラブルシューティング 最終改訂日: 2012/02/08

PCI Express* ユーザーガイドのStratix V ハード IP における不正な定義の「Stratixリセット」

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

pci Express ユーザーガイドのStratix V ハード IP は npor 次のように定義されています。 アクティブ・ハイ・リセット信号。ただし、アクティブ時の値は低くなります。

解決方法

回避策は不要です。この問題はバージョンで修正されています PCI Express ユーザーガイド用Stratix V ハード IP の12.0

関連製品

本記事の適用対象: 1 製品

Stratix® V FPGA

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