VHDL では機能名またはポート名の先頭は使用できません。
数字が付いた場合、コンポーネント a_
宣言の前に続きます。
次の機能の例 nand
(7400) を参照してください。
LIBRARY ieee; USE ieee.std_logic_1164.all; LIBRARY altera; USE altera.maxplus2.ALL; ENTITY my_nand IS PORT ( my_in0 : IN STD_LOGIC; my_in1 : IN STD_LOGIC; my_out : OUT STD_LOGIC ); END my_nand; ARCHITECTURE behavior OF my_nand IS BEGIN u1: a_7400 PORT MAP ( a_2 => my_in0, a_3 => my_in1, a_1 => my_out); END behavior;