記事 ID: 000084805 コンテンツタイプ: トラブルシューティング 最終改訂日: 2013/05/20

全マッピングモードで設定された CPRI IP コアのバリエーションでは、タイミング・クロージャーを達成できない場合があります

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    CPRI IP コア バリエーションが [ マッピング モード ] を [すべて] に設定して構成され、ターゲット デバイス ファミリと CPRI ライン レートが次のいずれかの組み合わせに設定されている場合、CPRI Rx MAP ブロックと CPRI Tx MAP ブロックでセットアップ時間違反が発生することがあります。

    これらのタイミング違反は、ターゲット・デバイス・ファミリーと CPRI ラインレートの以下の組み合わせで確認されています。

    • CPRI ラインレート 4.9152Gbps の Arria® V デバイス
    • CPRI ラインレート 6.144Gbps の Arria® V デバイス
    • CPRI ラインレート 9.8304Gbps の Stratix® V デバイス
    解決方法

    この問題を回避するには、[すべて] 設定ではなく、デザインに必要な特定の MAP インターフェイス・マッピング・モード ([基本]、[詳細 1]、[詳細 2]、または [詳細 3]) を使用して CPRI IP コアを構成します。

    ただし、「 詳細 1 マッピング・モードで構成された一部の CPRI IP コアのバリエーションでは、タイミング・クロージャーを達成できない場合があります」を参照してください。

    この問題は、CPRI MegaCore ファンクションのバージョン 12.1 で修正されています。

    関連製品

    本記事の適用対象: 2 製品

    Stratix® V FPGA
    Arria® V FPGA & SoC FPGA

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