記事 ID: 000084784 コンテンツタイプ: 製品情報 & ドキュメント 最終改訂日: 2012/09/11

差動 SSTL および HSTL I/O 規格は、StratixおよびStratix GX デバイスにどのように実装されていますか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細 差動 SSTL と HSTL は、必要な機能の種類 (入力、出力、クロックなど) に応じて、Stratix®およびStratix GX デバイスに独自の実装を備えています。以下のリストでは、具体的な内容を詳しく説明します。

差動 HSTL 専用クロック:
入力: 差動 HSTL クロック入力は、専用差動バッファー (VREF 関連付けなし) を使用します。そのため、差動 HSTL 入力は、シングルエンド信号に影響を与えるパッド配置規則の対象となりません。さらに、差動 HSTL クロック入力は次のとおりです。
じゃない LVDS などの他の差動信号に適用されるパッド配置規則に従う必要があります。
出力: 差動 HSTL クロック出力は 2 つのシングルエンド出力を使用して実装され、差動制限ではなく、シングルエンド・パッドの配置規則を遵守する必要があります。

差動 SSTL 専用クロック:
入力: サポートされていません。
出力: 差動 SSTL 専用クロック出力は、差動 HSTL クロック出力と同じように実装されます。詳細については、上記を参照してください。

差動 SSTL/HSTL 非専用 I/O:
通常の IO での差動 HSTL または SSTL サポート (疑似差動と呼ばれる場合もあります) は、2 つのシングルエンド HSTL または SSTL 入力または出力を使用して実装されます。また、これらは実際には差動をエミュレートする複数のシングルエンド信号であるため、これらの信号はシングルエンドパッドの配置制限に拘束され、差動制限を遵守しません。

関連製品

本記事の適用対象: 2 製品

Stratix® FPGAs
Stratix® GX FPGA

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。