記事 ID: 000084763 コンテンツタイプ: トラブルシューティング 最終改訂日: 2012/08/29

バンクの最上位 ATX PLL を使用していて、ATX PLL が Stratix® V のデータレートをサポートしている場合、ATX PLL 範囲のクリティカル警告を無視できますか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
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はい。警告は無視できます。銀行の最上位 ATX PLL を Stratix® V で使用していて、ATX PLL がデータレートをサポートしている場合、Quartus®II にもクリティカル警告が表示される可能性があります。ATX PLL の一部のロケーションまたは一部のスピードグレード・デバイスが VCO 周波数をサポートしていないことを知らせるためです。以下はクリティカル警告を示しています。

 

クリティカル警告 (11107): ATX PLL ノード「low_latency_serdes:inst|altera_xcvr_low_latency_phy:low_latency_serdes_inst|sv_xcvr_low_latency_phy_nr:sv_xcvr_low_latency_phy_nr_inst|sv_xcvr_10g_custom_native:sv_xcvr_10g_custom_native_inst|sv_xcvr_plls:sv_xcvr_native_insts[0].gen_bonded_group_plls.gen_tx_plls.tx_plls|pll[0].pll.atx_pll.tx_pll」は、現在サポートされていない VCO 周波数を使用します。   StratixV の仕様については、ドキュメントを参照してください。

 

この問題は、Quartus® II ソフトウェアのバージョン 12.0cb/12.0_174/12.0_178 で見つかっており、今後リリースされる Quartus® II ソフトウェアのバージョンで修正される予定です。

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本記事の適用対象: 1 製品

Stratix® IV GX FPGA

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