記事 ID: 000084695 コンテンツタイプ: トラブルシューティング 最終改訂日: 2015/12/14

Arria 10 デバイス上の QDR II インターフェイスでタイミング・クロージャーが困難になる可能性

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

Arria 10 デバイス上の QDR II インターフェイスでは、タイミングの達成が困難になる場合があります 閉鎖。この問題は、コア間および周辺コア間で最も顕著です。 600MHz 未満の PLL VCO で、333MHz のアプローチで転送します。

解決方法

この問題の回避策は、次のいずれかの方法を実行することです。

  • 複数のシードを使用してコンパイルしてみてください。
  • 600 MHz 以上の PLL VCO 値を使用します。

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本記事の適用対象: 1 製品

インテル® Arria® 10 FPGA & SoC FPGA

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