記事 ID: 000084687 コンテンツタイプ: 製品情報 & ドキュメント 最終改訂日: 2012/09/11

UniPHY を使用して DDR3 SDRAM コントローラーによって生成されたcsr_debugaccessおよびcsr_burst_countポートの接続方法

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus の UniPHY を備えた DDR3 SDRAM コントローラー IP によって生成されるポートcsr_debugaccessポートとcsr_burst_countポートが表示されます。® コンフィグレーションおよびステータス・レジスター (CSR) オプションを有効にした場合の II ソフトウェア・バージョン 11.0。これらのポートは、CSR ポートで有効になっていない場合でもエクスポートされます。

csr_debugaccessを 0 にして 1 にcsr_burst_countできます。

これら 2 つの信号の定義は 、Avalon・インターフェイス仕様 (PDF) ドキュメントにあります。

ポートは、IP の今後のバージョンで削除される予定です。

関連製品

本記事の適用対象: 7 製品

Stratix® III FPGA
Stratix® V GX FPGA
Stratix® IV GT FPGA
Stratix® IV E FPGA
Stratix® V E FPGA
Stratix® V GS FPGA
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