記事 ID: 000084684 コンテンツタイプ: トラブルシューティング 最終改訂日: 2012/09/11

図 4-4 のハイパフォーマンス (HP) DDR2 コントローラー・ユーザーガイドに「local_burstbegin」信号が見つからないのはなぜですか? (フルレート書き込みavalonメモリー・マップド・インターフェイスを説明しています)

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

図 4-4 の DDR/DDR2 HP コントローラー・ユーザーガイドのメモリー・マップド・波形のフルレート・ライト・avalonで、local_burstbegin信号が欠落しています。Local_burstbeginはAvalon仕様に従い、この仕様は beginbursttransfer と呼ばれます。表 3-1 (Avalon インターフェイスの仕様) (PDF) この信号を「waitre interconnect やその他の信号に関係なく、各転送の最初のサイクルについてシステム・インターコネクト・ファブリックで表明」と説明します。

書き込み用 DDR2 HP コントローラーでは、各バースト転送の開始時に 1 つのクロックサイクルでlocal_burstbeginをアサーティングする必要があります。これは、スレーブがlocal_ready (Avalonでwaitrequest_nと呼ばれる) をディ表明した場合でも、バースト転送当たり 1 サイクルだけ高い状態を維持する必要があります。スレーブがlocal_readyディ表明した場合、マスターは、local_readyが再び高くなるまで、他のすべての要求信号 (local_write_req、local_addr、local_sizeなど) を主張し続ける必要がありますが、local_burstbeginは主張し続けるべきではありません。

local_burstbeginは、読み取り要求がアサートされ、データの読み取りソースとなるlocal_addressがメモリーに与えられる 1 クロックサイクルに対してアサートされるリード・トラフィックにも使用されます。Avalonでwaitrequest_nと呼ばれるlocal_readyがディアサートされている場合、マスターはlocal_readyが再び高くなるまで、すべての要求信号 (local_read_req、local_address、ローカルサイズなど) を主張し続ける必要がありますが、local_burstbeginは主張し続けてはなりません。

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本記事の適用対象: 2 製品

Stratix® III FPGA
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