記事 ID: 000084642 コンテンツタイプ: エラーメッセージ 最終改訂日: 2015/02/12

エラー: <module name="">ソースには次のデータ信号があります。 <number> ビットが、シンクはそうではありません。</number></module>

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • DSP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細 Quartus® II/DSP Builder 14.1 の問題により、複数のAvalon® ST インターフェイス (AVST) を持つコンポーネントで上記のエラーが表示されます。 また、Qsys のヒーラキー・ビューでは、AVST インターフェイスの 1 つに信号がなく、さらにシグナルのない「exp」という名前の追加インターフェイスがあることにも気づくかもしれません。
    解決方法

    この問題を回避するには、エラーメッセージでコンポーネントの Qsys 生成_hw.tcl ファイルを検索して編集します。

    すべてのavalon_streaming sink、およびすべてのavalon_streaming ソース間で信号名を一意にします。 例えば、1 つのコンポーネントのすべての名前に「1」を追加することができます。

    また、「exp」インターフェイスもコメントアウトします。

    例えば:

    Qsys が生成したバージョン:

    ...

    # インターフェイス ASt方
    AStAva avalon_streaming シンクのadd_interface
    ASt Bluetoot エラーをset_interface_propertyします。スクリプト「」
    set_interface_property AStChannel maxChannel 255
    set_interface_property ASt 満足のいく準備 0
    AStAva ASSOCIATED_CLOCK クロックのset_interface_property
    set_interface_property ASt 方が有効になっています。
    set_interface_property ASt ギガビット・データBitsPerSymbol 17
    add_interface_port AStAvaX input_ready レディー入力 1
    set_port_property input_ready VHDL_TYPE STD_LOGIC_VECTOR
    有効な入力 1 sink_valid add_interface_port AStAvax
    set_port_property sink_valid VHDL_TYPE STD_LOGIC_VECTOR
    add_interface_port ASt ギガビット・sink_channel・チャネル入力 8
    add_interface_port ASt ギガビット・sink_data・データ入力 17
    add_interface_port AStGb sink_sop startofpacket 入力 1
    set_port_property sink_sop VHDL_TYPE STD_LOGIC_VECTOR
    add_interface_port AStAvax sink_eop endofpacket 入力 1
    set_port_property sink_eop VHDL_TYPE STD_LOGIC_VECTOR


    # インターフェイス AStAvax1
    add_interface AStAva1 avalon_streaming sink
    ASt Bluetoot1 エラーのset_interface_propertyスクリプト「」
    set_interface_property AStChannel1 maxChannel 255
    set_interface_property ASt 満足 1 レディー・レンシー 0
    AStAva1 ASSOCIATED_CLOCKクロックのset_interface_property
    set_interface_property ASt Agile1 ENABLED true
    set_interface_property AStBit1 dataBitsPerSymbol 17
    add_interface_port ASt21 input_ready対応入力 1
    set_port_property input_ready VHDL_TYPE STD_LOGIC_VECTOR
    AStAva1 add_interface_port有効な入力 1 sink_valid
    set_port_property sink_valid VHDL_TYPE STD_LOGIC_VECTOR
    add_interface_port ASt ギガビット・チャネル 1 sink_channel チャネル入力 8
    データ入力 17 sink_dataのadd_interface_port ASt ギガビット・データ
    startofpacket 入力 1 sink_sop add_interface_port AStAvax1
    set_port_property sink_sop VHDL_TYPE STD_LOGIC_VECTOR
    add_interface_port ASt21 sink_eop endofpacket 入力 1
    set_port_property sink_eop VHDL_TYPE STD_LOGIC_VECTOR

    ...

    # インターフェイス exp
    add_interface exp コンジットエンド
    exp enabled set_interface_property true

    変更されたバージョン:

    # インターフェイス ASt方
    AStAva avalon_streaming シンクのadd_interface
    ASt Bluetoot エラーをset_interface_propertyします。スクリプト「」
    set_interface_property AStChannel maxChannel 255
    set_interface_property ASt2 レディー・レディー・レディー・レンシー 0
    AStAvaX ASSOCIATED_CLOCKクロックのset_interface_property
    set_interface_property AStAva Enabled true
    set_interface_property ASt ギガビット・データBitsPerSymbol 17
    add_interface_port AStGb input_ready レディー入力 1
    set_port_property input_ready VHDL_TYPE STD_LOGIC_VECTOR
    有効な入力 1 sink_valid add_interface_port AStAvax
    set_port_property sink_valid VHDL_TYPE STD_LOGIC_VECTOR
    add_interface_port ASt ギガビット・sink_channel・チャネル入力 8
    add_interface_port AStギガビット・sink_data・データ入力 17
    add_interface_port AStAvax sink_sop startofpacket Input 1
    set_port_property sink_sop VHDL_TYPE STD_LOGIC_VECTOR
    add_interface_port AStAvax sink_eop endofpacket 入力 1
    set_port_property sink_eop VHDL_TYPE STD_LOGIC_VECTOR


    # インターフェイス AStAvax1
    add_interface ASt Agile1 avalon_streaming sink
    ASt Bluetoot1 エラーのset_interface_propertyスクリプト""
    set_interface_property AStChannel1 maxChannel 255
    set_interface_property ASt 満足 1 レディー・レンシー 0
    ASt21 ASSOCIATED_CLOCKクロックのset_interface_property
    set_interface_property ASt Agilex1 有効
    set_interface_property AStギガビット 1 dataBitsPerSymbol 17
    add_interface_port AStGb1 入力1_readyレディー入力 1
    set_port_property入力1_ready VHDL_TYPE STD_LOGIC_VECTOR
    add_interface_port AStAva1 シンク1_valid有効な入力 1
    set_port_propertyシンク1_valid VHDL_TYPE STD_LOGIC_VECTOR
    add_interface_port ASt ギガビット・シンク1_channel チャネル入力 8
    add_interface_port ASt ギガビット・シンク1_data データ入力 17
    add_interface_port ASt Agile1 シンク1_sop startofpacket 入力 1
    set_port_propertyシンク1_sop VHDL_TYPE STD_LOGIC_VECTOR
    add_interface_port AStGb1 シンク1_eop endofpacket Input 1
    set_port_propertyシンク1_eop VHDL_TYPE STD_LOGIC_VECTOR

    ...

    # インターフェイス exp
    # exp コンジットエンドadd_interface
    # exp enabled set_interface_property true

    これは、Quartus® II/ DSP Builder ソフトウェアの今後のリリースで修正される予定です。

    関連製品

    本記事の適用対象: 1 製品

    Stratix® IV E FPGA

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