記事 ID: 000084633 コンテンツタイプ: トラブルシューティング 最終改訂日: 2013/12/31

トランシーバー・エッジ・センシティブな入力信号をパルス化すると、Cyclone V、Arria V、Stratix V のトランシーバー・デバイスに影響が出ないのはなぜですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Cyclone® V、Arria® V、Stratix® V デバイスのトランシーバー・エッジ・センシティブ信号 (rx_std_wa_patternalign信号など) を駆動する場合でも、最小パルス幅要件に準拠する必要があります。標準パルス幅の最小は、2 つの並列クロックサイクルです。

解決方法

 

関連製品

本記事の適用対象: 8 製品

Arria® V GX FPGA
Arria® V SX SoC FPGA
Cyclone® V SX SoC FPGA
Stratix® V GX FPGA
Stratix® V GT FPGA
Cyclone® V GX FPGA
Stratix® V GS FPGA
Arria® V GZ FPGA

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