詳細
この警告は、Stratix® III、Stratix IV、Arria® II、HardCopy® III、および HardCopy IV デバイスファミリーで有効になっている外部 PLL モード・オプションを使用してALTLVDS_RXまたはALTLVDS_TXメガファンクションを実装する場合に表示されます。
これらのデバイスファミリーで利用可能な専用 SERDES を使用する場合、Quartus® II ソフトウェアは自動的に補償クロックを SERDES 回路の高速クロックとして使用される LVDS クロック / DIFFIOCLK に設定します。 PLL 動作モードをソース同期補償に設定する必要がありますが、ALTPLL メガファンクションには、専用 SERDES 回路を使用する際に補償クロックを指定するオプションはありません。
解決方法
この警告は無視しても問題ありません。 外部 PLL モードを有効にしてALTLVDS_RXまたはメガファンクションをALTLVDS_TXする際に、デザインの補正クロックが正しく設定されていることが報告されます。
ただし、この警告を回避したい場合は、ALTPLL バリエーション・ファイルを編集して補償クロックを指定することができます。
VHDL の場合は、 compensate_clock パラメーターを選択します。 汎用マップ セクションに「」と入力します。LVDSCLK".
Verilog の場合は、 altpll_component.compensate_clock パラメーターを選択します。 defparam セクションに「」と入力します。LVDSCLK".