記事 ID: 000084537 コンテンツタイプ: トラブルシューティング 最終改訂日: 2012/06/28

RapidIO IP Core VHDL カスタマー・テストベンチが、一部のArria V バリエーションのシミュレーションに失敗

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

RapidIO MegaCore ファンクション x 1 5.00 向け VHDL テストベンチ Arria V デバイスを対象とする Gbaud バリエーションはシミュレートできません。 その理由は、VHDL ポートrx_errdetectの幅が間違っているからです。

解決方法

この問題を回避するには、RapidIO MegaCore を生成した後で function インスタンスで、次の手順を実行します。

  1. _hookup.iv >my_rapidio_ip_core<生成されたファイルを開きます。 テキスト・エディター。
  2. 次の 2 つの VHDL 信号に示すように幅を変更します。 宣言：

    3. wire [3:0] rx_errdetect

    wire [3:0] sister_rx_errdetect

  3. ファイルを保存して閉じます。
    テストベンチのシミュレーションが正常に完了しました。

    RapidIO も参照 してください。 IP Core Verilog HDL カスタマー・テストベンチが一部のシミュレーションに失敗する Arria V バリエーション (リファレンス・クロック周波数の不一致)

    この問題は RapidIO MegaCore のバージョン 12.0 で修正されています。 関数。

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