記事 ID: 000084523 コンテンツタイプ: トラブルシューティング 最終改訂日: 2014/03/31

HPS シミュレーションでh2f_rst_n信号アサートが表示されないのはなぜですか?

環境

    インテル® Quartus® II サブスクリプション・エディション
    シミュレーション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® II ソフトウェア BFM シミュレーション・モデルの問題により、「h2f_rst_n」信号をアサートしても、「h2f_rst_n」信号はドライブしません。これにより、予期しないインターコネクト動作が発生し、プラットフォーム・デザイナーのインターコネクト・ロジックがリセットされません。

この問題は、シミュレーションにのみ影響します。

解決方法

この問題を回避するには、以下の手順に従ってください。

  1. 「サブモジュール / <qsys-system-name>_<HPS-instance-name>_fpga_interfaces.sv」 ファイルの「INITIAL_RESET_CYCLES」パラメーターを 0 より大きく変更します。
  2. クロック (f2h_axi_clk) を「h2f_reset_inst」インスタンスに割り当てます

シミュレーション・コード:
----------------
altera_avalon_reset_source #(
.ASSERT_HIGH_RESET(0)
.INITIAL_RESET_CYCLES(0) <======= (1) のように「0」を 100 に変更します。INITIAL_RESET_CYCLES (100)
) h2f_reset_inst (
リセット (h2f_rst_n)
.clk(\'0) <======== == (2) \'0 を .clk (f2h_axi_clk) などのクロック信号に変更します
);
----------------

この問題は、Quartus® II ソフトウェア・バージョン 14.0 で修正されました。

関連製品

本記事の適用対象: 5 製品

Cyclone® V SE SoC FPGA
Cyclone® V ST SoC FPGA
Cyclone® V SX SoC FPGA
Arria® V SX SoC FPGA
Arria® V ST SoC FPGA

1

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。