記事 ID: 000084504 コンテンツタイプ: トラブルシューティング 最終改訂日: 2019/02/15

Cyclone® IV GX デバイスのシミュレーション中にrx_analogresetがアサートされている場合、トランシーバーが信号デアサートpll_lockedの原因は何ですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

トランシーバー は、誤 ったシミュレーション・モデルが原因で 、Cyclone® IV GX デバイスのシミュレーション中にrx_analogresetがアサートされている場合に信号のデアサートをpll_lockedします。

トランシーバー のrx_analogreset 信号は MPLL を誤ってリセットし、Quartus® II ソフトウェア・バージョン 9.1-SP2 で pll_locked 信号をデアサートします。

この問題を解決するには、以下のパッチが利用可能です。

この問題は、インテル® Quartus® Prime ソフトウェア v16.0 で修正されています。

解決方法

この問題は、Quartus® Prime 開発ソフトウェア 16.0 で修正されています。

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本記事の適用対象: 1 製品

Cyclone® IV GX FPGA

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