記事 ID: 000084490 コンテンツタイプ: トラブルシューティング 最終改訂日: 2012/08/12

DDR3 および DDR2 SDRAM ハイパフォーマンス・コントローラー II IP で、avl_write_reqがアサートされた後にavl_readyデアサートされるのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    エラー訂正コード (ECC) が有効になっている場合、書き込みレイテンシー を増加avl_write_req アサートされた後、 avl_ready デアサートが表示されます。これは、コントローラーが着信データ (デアサート・レディー・シグナル) を待ってから、コマンドの読み込み中に読み取り/変更/書き込み操作が必要かどうかを判断する必要があるためです。

    解決方法

    ECC が無効になっている場合、この動作は発生しません。

    この問題は、Quartus® II ソフトウェア・バージョン 12.0 以降で修正されています。

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    本記事の適用対象: 9 製品

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