Altera PHYLite for Parallel Interfaces IP コア・ユーザーガイド・バージョン 2015.01.28 以前を参照すると、表 11 のAvalonアドレス R/W[23:21] の予約値が表示される場合があります。アドレスマップは 3'h2 です。ただし、シミュレーション結果には 3'h4 が表示され、ユーザーガイドと一致しません。問題は、ユーザーガイドに記載されている間違った値が原因です。
ユーザーガイド・シミュレーション
Avalonアドレス [23:21] 3'h2 (誤った) 3'h4 (正しい)
ユーザーガイドのAvalonアドレス R/W [23:21] は、[アドレスマップ] テーブル内のすべての機能について 3\h2 から 3\'h4 に更新されます。
この問題は、パラレル・インターフェイス IP コア向けAltera PHYLite ユーザーガイドの次のリリースバージョンで修正される予定です。
表 11: アドレスマップ
機能Avalonアドレス R/W
ピン出力フェーズ {id[3:0]、3\'h4、lane_addr[7:0]、pin{4:0]、8\'D0}
ピン PVT 補償入力遅延 {id[3:0]、3\'h4、lane_addr[7:0]、4\'hC、lgc_sel[1:0]、pin_off[2:0]、4\'h0}
Strobe PVT 補正入力遅延 {id[3:0]、3\'h4、lane_addr[7:0]、4\'hC、lgc_sel[1:0]、3\'h6,4\'h0}
ストロボの有効化フェーズ {id[3:0]、3\'h4、lane_addr[7:0]、4\'hC、lgc_sel[1:0]、3\'h7,4\'h0}
ストロボ有効遅延 {id[3:0]、3\'h4、lane_addr[7:0]、4\hC、9\'h008}
有効な遅延 {id[3:0]、3\'h4、lane_addr[7:0]、4\hC、9\'h00C} を読み取る
内部 VREF コード {id[3:0]、3\'h4、lane_addr[7:0]、4\hC、9\'h014}
{id[3:0]、
3\'h4,lane_
addr[7:0]、pin{4
:0]、8\'D0}