記事 ID: 000084413 コンテンツタイプ: トラブルシューティング 最終改訂日: 2011/11/18

UniPHY 外部メモリー・インターフェイスにおける不正なクロック不確定性

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

DQS によってクロックされるリード FIFO に関連するクロック不確定性 設定と保持のスラック値が不正確となる可能性があります。

解決方法

この問題の回避策は、PHY .sdc ファイルを手動で編集することです。 constraints / / ディレクトリーに、マルチサイクル制約に次の 2 行を追加します。 ファイルのセクション:

set_max_delay -from *ddio_in_inst_regout* -0.05 set_min_delay -from *ddio_in_inst_regout* [expr - 0.05].

関連製品

本記事の適用対象: 1 製品

インテル® プログラマブル・デバイス

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