記事 ID: 000084375 コンテンツタイプ: トラブルシューティング 最終改訂日: 2015/12/14

RTL とゲート・レベル・シミュレーションで 1 クロックサイクル遅延の違いを確認する理由

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細 インテル® Quartus® Prime 開発ソフトウェアの V シリーズ・デバイス向け DSP レジスターのパッキングに問題があるため、ゲートレベルの機能シミュレーションにおいて RTL 機能シミュレーションと比較して、レジスターのクロックサイクル遅延の違いが生じる場合があります。
    解決方法

    この問題を回避するには、フィッター・オプションの「オート・パック・レジスター」を「自動」から (デフォルト)「オフ」に変更するか、Quartus® II ソフトウェア・バージョン 15.0.2 のパッチをダウンロードしてください。

     

    この問題は、インテル® Quartus® Prime 開発ソフトウェアのバージョン 15.1 Update 1 以降修正されています。

     

    関連製品

    本記事の適用対象: 15 製品

    Cyclone® V E FPGA
    Stratix® V GS FPGA
    Stratix® V GT FPGA
    Arria® V ST SoC FPGA
    Arria® V SX SoC FPGA
    Stratix® V E FPGA
    Cyclone® V SX SoC FPGA
    Stratix® V GX FPGA
    Cyclone® V ST SoC FPGA
    Cyclone® V GT FPGA
    Arria® V GT FPGA
    Cyclone® V GX FPGA
    Arria® V GX FPGA
    Arria® V GZ FPGA
    Cyclone® V SE SoC FPGA

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。