記事 ID: 000084365 コンテンツタイプ: トラブルシューティング 最終改訂日: 2014/06/30

なぜderive_pll_clocksが PLL 出力クロックの自動制約に失敗するのですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • PLL 数
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® II ソフトウェアの問題により、Synopsys Design Constraint (SDC) コマンド derive_pll_clocks は、フェーズロック・ループ (PLL) 出力を適切に制約できません。この問題は、Stratix® V、Arria® V、Cyclone® V デバイスを含む 28nm デバイスで PLL クロック切り替えを使用する場合に生じます。この問題により、 derive_pll_clocks コマンドは、各リファレンス・クロック入力に対する PLL 出力に生成されたクロックを自動的に作成しません。

    解決方法

    この問題を回避するには、 create_generated_clock SDC コマンドを使用して PLL 出力を手動で制約します。詳細については、 関連記事 の セクションを参照してください。

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションまたはスタンダード・エディションのバージョン 11.0 以降で修正されています。

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