記事 ID: 000084352 コンテンツタイプ: トラブルシューティング 最終改訂日: 2012/12/03

インテル® Quartus® II ソフトウェアは、40GbE および 100GbE MAC および PHY IP コアで、一部の 10Gbps PHY クロック信号に対する最小パルス幅違反を報告します。

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

インテル® Quartus® II ソフトウェアは、40GbE および 100GbE MAC および PHY IP コアで 10Gbps 低レイテンシー PHY の最小パルス幅違反を報告 次のクロック信号に基づいて設計されます。

x_top|sv_low_latency_phy_inst|sv_low_latency_phy_inst|sv_xcvr_low_latency_phy_nr_inst|sv_xcvr_10g_custom_native_inst|sv_xcvr_native_insts[0].gen_bonded_group_native.sv_xcvr_native_inst|inst_sv_pcs|ch[1].inst_sv_pcs_ch|inst_stratixv_hssi_rx_pld_pcs_interface|pld10grxclkout~CLKENA0|outclk x_top|sv_low_latency_phy_inst|sv_low_latency_phy_inst|sv_xcvr_low_latency_phy_nr_inst|sv_xcvr_10g_custom_native_inst|sv_xcvr_native_insts[0].gen_bonded_group_native.sv_xcvr_native_inst|inst_sv_pcs|ch[1].inst_sv_pcs_ch|inst_stratixv_hssi_rx_pld_pcs_interface|wys|pld10grxpldclk
解決方法

この問題は、インテル® Quartus® ソフトウェアの 12.1 リリースで修正されています。 IP コアにアクセスします。

12.0 リリースの IP コアでは、これらのパスは無視してください。 これらの最小パルス幅違反は誤ったパスに対して行います。

関連製品

本記事の適用対象: 2 製品

Stratix® IV FPGA
Stratix® V FPGA

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