記事 ID: 000084349 コンテンツタイプ: トラブルシューティング 最終改訂日: 2015/04/13

FIFO パラメーター・エディターでオプションのリセット同期を有効にすると、aclr 関連のリカバリー / リムーバル・タイミング・パスはフォルスパスに設定する必要があります。

環境

    インテル® Quartus® II サブスクリプション・エディション
    FIFO インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® II ソフトウェア v12.1sp1 FIFO パラメーター・エディターを使用して DCFIFO を生成し、「aclr」 入力を 「wrclk'/rdclk に同期させる回路を追加する」オプションをオンにすることで、同期回路が aclr 信号を rclk または wclk に同期させる場合、安全にカットされるはずの同期レジスターに aclr からのリカバリーおよび削除タイミングパスが表示される場合があります。

解決方法

sdc ファイルに次の sdc コマンドを追加して、関連するタイミングパスを手動でカットします。

set_false_path -from [get_registers <aclr register name>] - [get_registers <synchronization registers name>]

関連製品

本記事の適用対象: 1 製品

Arria® V GT FPGA

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