Quartus® II ソフトウェア v12.1sp1 FIFO パラメーター・エディターを使用して DCFIFO を生成し、「aclr」 入力を 「wrclk'/rdclk に同期させる回路を追加する」オプションをオンにすることで、同期回路が aclr 信号を rclk または wclk に同期させる場合、安全にカットされるはずの同期レジスターに aclr からのリカバリーおよび削除タイミングパスが表示される場合があります。
sdc ファイルに次の sdc コマンドを追加して、関連するタイミングパスを手動でカットします。
set_false_path -from [get_registers <aclr register name>] - [get_registers <synchronization registers name>]