記事 ID: 000084329 コンテンツタイプ: トラブルシューティング 最終改訂日: 2013/01/21

エミュレーションされた LVDS I/O 向けのオフチップ電力を推定する際、Stratix® V、Arria® V、Cyclone® V デバイス向け Early Power Estimator (EPE) ツールで既知の問題がありますか?

環境

    インテル® Quartus® II ソフトウェア
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

はい、Stratix® V、Arria® V、Cyclone® V デバイスでは、Early Power Estimator (EPE) ツールのバージョン 12.1 以前では、エミュレーションされた LVDS I/O ピン向けのオフチップ電力 (外部抵抗ネットワークで消費される電力) が計算されないという既知の問題があります。

解決方法

このバグは、EPE バージョン 13.0 で修正されました。

関連製品

本記事の適用対象: 16 製品

Acex® 1K
Arria® V GX FPGA
Arria® V GT FPGA
Cyclone® V E FPGA
Stratix® V E FPGA
Cyclone® V SE SoC FPGA
Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Stratix® V GX FPGA
Cyclone® V GX FPGA
Stratix® V GT FPGA
Stratix® V GS FPGA
Arria® V GZ FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。