記事 ID: 000084323 コンテンツタイプ: トラブルシューティング 最終改訂日: 2013/03/04

シミュレーションにおいて、altera_pllからの出力クロックが想定される出力周波数の 2 倍になっているのはなぜですか?

環境

    インテル® Quartus® II サブスクリプション・エディション
    PLL 数
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® II ソフトウェア・バージョン 12.0 以降の問題により、PLL メガファンクション・インスタンスAlteraシミュレーション時に予期される周波数の 2 倍の PLL 出力クロックが生成される場合があります。

注: これはシミュレーションのみの問題です。

 

解決方法

この問題を回避するには、以下の手順に従ってください。

  1. 生成されたシミュレーション・モデルをテキスト・エディターの_sim/.
  2. テキストを検索pll_vco_div
  3. パラメーターを ( pll_vco_div 2 誤って設定されている可能性があります) に更新します。 1

例えば：

  • Verilog： _sim/.vo

以前は：

_altera_pll_altera_pll_.pll_vco_div = 1,

後：

_altera_pll_altera_pll_.pll_vco_div = 2,

  • VHDL： _sim/.vho

以前は：

pll_vco_div => 1,

後：

pll_vco_div => 2,

この問題は、Quartus® II ソフトウェア・バージョン 12.1 から発生しています。

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