この解析および合成エラーメッセージは、UniPHY インテル® FPGA IPに以下の設定の組み合わせがある場合、UniPHY サンプル・プロジェクトで表示される場合があります。
- PHY 設定: ホストまたはエージェントに設定されている PLL/DLL/OCT 共有モードのオプションのいずれか
- 診断: EMIF オンチップ・デバッグ・ツールキットを選択
この問題は、デザイン例の .qip ファイルに、core_debug.sv ファイルが 2 回リストされているためです。
回避策は、デザイン例の .qip ファイルにあるファイルの 1 つをコメントアウトすることです。例えば:
#set_global_assignment -library "_example" -name SYSTEMVERILOG_FILE [file join $::quartus(qip_path) "_example/サブモジュール/_example_if0_s0_software/core_debug.sv"]
この問題は、Quartus® II ソフトウェア・バージョン 13.0 以降で修正されています。