記事 ID: 000084302 コンテンツタイプ: トラブルシューティング 最終改訂日: 2012/09/19

ncvlog: *W、WARIPR: 保護されたソースコード内の警告。

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

この警告は、Quartus® II ソフトウェアのバージョン 10.1 から 11.1 の Cadence ツール向けStratix® V Verilog HDL ライブラリーをコンパイルする際に、Cadence NC-Sim ソフトウェアによって複数回生成される場合があります。

これらの警告は無視しても安全です。

この問題は、Altera コンプリート・デザイン・スイートの今後のリリースで修正される予定です。

メモ：
cadence ツール用Stratix V Verilog HDL ライブラリーは /quartus/eda/sim_lib/cadence 、ディレクトリーにあります。詳細については、Quartus® II ヘルプバージョン 10.1 以降の Stratix V ライブラリーのコンパイルに関するガイドライン を参照してください。

関連製品

本記事の適用対象: 5 製品

Stratix® V FPGA
Stratix® V E FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA
Stratix® V GS FPGA

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