記事 ID: 000084289 コンテンツタイプ: 製品情報 & ドキュメント 最終改訂日: 2012/09/11

ゼロ遅延バッファー補償を使用する場合、fbmimicbidir 出力ポートをStratix III またはStratix IV デバイス PLL からボードに接続する方法を教えてください。

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Stratix® III または Stratix IV デバイス PLL でゼロ遅延補償 (ZDB) を使用する場合、双方向ピンをインスタンス化し、PLL の fbmimicbidir ポートに接続する必要があります。この双方向ピンは、左 / 右 PLL の場合はPLL_FB_CLKOUTp ピン、トップ / ボトム PLL の場合はPLL_FBp_CLKOUT1ピンに配置する必要があります。

PLL の補償出力クロックであるゼロ遅延バッファークロック出力は、左 / 右 PLL の場合はPLL_CLKOUTnピン、トップ / ボトム PLL では残りのPLL_CLKOUTピンのいずれかに配置する必要があります。

双方向の「Mimic」I/O ピンは常に有効ですが、Alteraボードに未接続を維持することを推奨します。 セカンダリー・クロックとして使用する場合、ゼロ遅延バッファー補償クロック出力と同じ位相関係はありません。タイミング・シミュレーションまたはタイミング解析を使用して、補償出力クロックとの位相関係を決定します。また、双方向の Mimic I/O ピンへの読み込みでも、ゼロ遅延バッファー・クロック出力のタイミングに影響が出ます。 これにより、ゼロ遅延バッファー・フィードバック補償モードが損なわれ、PLL ソースクロックとゼロ遅延バッファー補償出力クロック間で異なる位相シフト結果が生じる可能性があります。

この機能の詳細については、各デバイス・ハンドブック を参照してください。

Stratix III デバイスにおけるクロック・ネットワークと PLL (PDF)

Stratix IV デバイスのクロック・ネットワークと PLL (PDF)

関連製品

本記事の適用対象: 3 製品

Stratix® IV E FPGA
Stratix® IV GX FPGA
Stratix® III FPGA

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