記事 ID: 000084281 コンテンツタイプ: トラブルシューティング 最終改訂日: 2014/04/15

UniPHY DDR3 IP は、いつ SSTL-15 クラス II の I/O 規格を使用しますか?

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

UniPHY DDR3 PHY 設定タブの「メモリー・クロック周波数」パラメーターが 800MHz 以上に設定されている場合、デフォルトの DDR3 インターフェイス信号 I/O 規格は SSTL-15 クラス II に設定され、ドライブ強度が向上します。メモリー・データパスとクロック信号には、キャリブレーションによるシリーズ 25 オームの出力終端割り当てがあります。

これらのアサインメントは、解析と合成後に、_p0_pin_assignments.tcl ファイルを実行する、標準サポートされるフローで適用されます。

解決方法

DDR3 インターフェイスのシグナル・インテグリティーを検証するために、ボードレベルのシミュレーションを実行することを推奨します。

関連製品

本記事の適用対象: 4 製品

Stratix® V E FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA
Stratix® V GS FPGA

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