記事 ID: 000084272 コンテンツタイプ: トラブルシューティング 最終改訂日: 2014/01/06

パリティー・ビットが正しくない場合、ALTECC デコーダーのシミュレーションで不具合が発生するのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • インテル® FPGA IP ターボ・エンコーダー / デコーダー IP-TUBO
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® II ソフトウェア・バージョン 12.1 SP1 以降では、ALTECC デコーダーのメガファンクションの出力で、すべてのシングルビット・エラーのパリティー・ビットに不具合が生じる場合があります。

    解決方法

    この問題を回避するには、ALTECC ウィザードで 1 クロックサイクルの出力レイテンシーを設定することで、デコード結果にパイプラインステージを 1 つ追加します。

    関連製品

    本記事の適用対象: 1 製品

    Stratix® V FPGA

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