記事 ID: 000084269 コンテンツタイプ: トラブルシューティング 最終改訂日: 2012/09/11

Quartus® II ソフトウェアが以前に PCIe HIP の無効なピン配置を許可していた場合に回避策がありますか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Quartus® のバグのため® II ソフトウェア 10.0sp1 以前のバージョン、PCIe* のピン位置の割り当てが無効です® HIP は許可されました。

PCIe* HIP lane0 がマスター・トランシーバー・ブロックの channel0 とは異なる物理チャネルに正しく配置されていない場合、利用可能な回避策は次のとおりです。

1. SoftIP で HardIP を置き換える
2. 修正されたピン配列で PCB を固定し直します。
3. PCI Express の「Lane スレーン」機能を使用して x1 構成を有効にしようと試みます

PCIe HIP が x1 および Quartus® II ソフトウェア 10.0 用に設定されており、以前のバージョンではレーン0 をマスター・トランシーバー・ブロックのチャネル 1 に割り当て可能な場合、PCIe HIP は自動的に Lane スリンク機能を使用し、最大 x1 レーンにリンクします。

Cyclone向け® IV GX ソフトウェアで、レーン 0 を備えた PCIe HIP x1 を誤ってチャネル 1 に配置し、チャネル 0 が使用されていないか PCB に接続されていない場合、PCIe HIP コアをチャネル 1 のレーン 0 とチャネル 1 上のレーン 2 インターフェイスとして再生成するだけです。その後、コアはレーンの嬏走機能を使用して x1 インターフェイスに自動的にダウントレーニングします。

Quartus® II ソフトウェア・バージョン 10.1 リリース以降のバージョンでは、不正なピン割り当てが行われた場合にエラー・アウトします。

関連製品

本記事の適用対象: 4 製品

Stratix® IV GT FPGA
Stratix® IV GX FPGA
Arria® II GX FPGA
Acex® 1K

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