Arria® II、Cyclone® III、Cyclone IV、Stratixで PLL をインスタンス化する場合IIIデバイス®、IV デバイスStratix場合、wire_pll1_clk[X] はカウンター[X]にマッピングされない場合があります。たとえば、[3] wire_pll1_clkフィッターレポートで C3 が使用されていない場合があります。これは、フィッターがクロック・ネットワークに必要な配線リソースに従って PLL 出力クロックを配置するためです。
wire_pll1_clk[X] を動的にフェーズシフトするには、デバイス・ハンドブックの「フェーズ・カウンター・セレクト・マッピング」の表に従って、C[X] カウンターの phasecounterselect を選択する必要があります。phasecounterselect は RTL コードと一致し、フィッターによる出力カウンター位置への物理的なマッピングは分からなくなります。