記事 ID: 000084239 コンテンツタイプ: トラブルシューティング 最終改訂日: 2012/08/16

インテル® Quartus® II ソフトウェア・フィッター・レポートに、デザインで使用した PLL 出力カウンターの順序が異なる場合があるのはなぜですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Arria® II、Cyclone® III、Cyclone IV、Stratixで PLL をインスタンス化する場合IIIデバイス®、IV デバイスStratix場合、wire_pll1_clk[X] はカウンター[X]にマッピングされない場合があります。たとえば、[3] wire_pll1_clkフィッターレポートで C3 が使用されていない場合があります。これは、フィッターがクロック・ネットワークに必要な配線リソースに従って PLL 出力クロックを配置するためです。

 

wire_pll1_clk[X] を動的にフェーズシフトするには、デバイス・ハンドブックの「フェーズ・カウンター・セレクト・マッピング」の表に従って、C[X] カウンターの phasecounterselect を選択する必要があります。phasecounterselect は RTL コードと一致し、フィッターによる出力カウンター位置への物理的なマッピングは分からなくなります。

関連製品

本記事の適用対象: 10 製品

Stratix® III FPGA
Arria® II GX FPGA
Arria® II GZ FPGA
Cyclone® III FPGA
Cyclone® III LS FPGA
Cyclone® IV E FPGA
Cyclone® IV GX FPGA
Stratix® IV E FPGA
Stratix® IV GT FPGA
Stratix® IV GX FPGA

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。