記事 ID: 000084212 コンテンツタイプ: トラブルシューティング 最終改訂日: 2013/01/15

UniPHY IP におけるグローバル・リセット信号の最小パルス幅タイミング仕様とは?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

UniPHY IP のグローバル・リセットは、PLL Areset ポートに接続されています。したがって、PLL areset ポートの最小パルス幅は、PLL areset ポートの最小パルス幅仕様になります。

デバイス・データシートの PLL 仕様部分を参照できます。

例えば、PLL アセット・ポートの最小パルス幅は、Stratix® IV デバイスおよびStratix® V デバイスでは 10ns です。

関連製品

本記事の適用対象: 7 製品

Stratix® V GT FPGA
Stratix® V GX FPGA
Stratix® IV GX FPGA
Stratix® IV GT FPGA
Stratix® IV E FPGA
Stratix® V GS FPGA
Stratix® V E FPGA

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