記事 ID: 000084178 コンテンツタイプ: トラブルシューティング 最終改訂日: 2013/12/20

2 つのセンター PLL が、Stratix V デバイスの下部に UniPHY を備えた 2 つの異なるメモリー・コントローラーをドライブできないのはなぜですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

下部のセンター PLL は、Stratix® V デバイスの 1 つの PHYCLK ネットワークにのみアクセスできます。

解決方法 センター PLL を使用して 2 つの外部メモリー・インターフェイスをドライブする必要がある場合は、PLL 共有モードを使用します。

関連製品

本記事の適用対象: 4 製品

Stratix® V GX FPGA
Stratix® V E FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA

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