記事 ID: 000084161 コンテンツタイプ: トラブルシューティング 最終改訂日: 2012/09/11

インテル® Quartus® II ソフトウェアが HDL コードをステート・マシンとして認識しないのはなぜですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細 Quartus® II ソフトウェアは、合成中に Verilog HDL および VHDL ステートマシン (多くの状態を介して進むシーケンシャル回路) を認識およびエンコードできます。しかし、ステートマシンを推論するのではなく、HDL コードを汎用ロジックとして合成するコーディングスタイルもあります。

インテル® Quartus® II 開発ソフトウェアでステートマシンが正しく推論されていることを確認する Verilog HDL および VHDL コーディング・ガイドラインについては、Quartus® II ハンドブックの推奨 HDL コーディング・スタイル (PDF)の章を参照してください。

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