記事 ID: 000084130 コンテンツタイプ: エラーメッセージ 最終改訂日: 2012/08/15

内部エラー: サブシステム: FSV、ファイル: /quartus/fitter/fsv/fsv_module_mint.cpp、Line: 1869 driver_atom->is_clkbuf()

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • UniPHY インテル® FPGA IP 搭載 DDR3 SDRAM コントローラー
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Cyclone® V または Arria® V デバイスファミリーのハード・メモリー・コントローラーを使用して、DDR2 SDRAM メモリー・インターフェイスまたは DDR3 SDRAM メモリー・インターフェイスを実装する際に、この内部エラーが発生する可能性があります。Quartus® II ソフトウェアは、ハード・メモリー・コントローラーのクロック入力 (mp_cmd_clk_0_clkmp_rfifo_clk_0_clk mp_wfifo_clk_0_clk) が常にクロックバッファーによって駆動されるものとします。これらのポートがフェーズロック・ループ (PLL) を介して混雑するたびに、自動的にクロックバッファーを挿入します。これらのポートが外部入力ポートに接続されている場合、内部エラーが発生する可能性があります。

    解決方法

    この問題には 2 つの回避策があります。最初の回避策は、ハード・メモリー・コントローラーのクロック入力を手動で駆動するためにクロック・バッファーを挿入することです。2 つ目の回避策は、入力クロックポートにクロックバッファーを自動的に挿入するように、以下のグローバル信号アサインメントを追加することです。

    set_instance_assignment -name GLOBAL_SIGNAL "REGIONAL CLOCK" -to {mp_cmd_clk_0_clk name}

    set_instance_assignment -name GLOBAL_SIGNAL "REGIONAL CLOCK" -to {mp_rfifo_clk_0_clk name}

    set_instance_assignment -name GLOBAL_SIGNAL "REGIONAL CLOCK" -to {mp_wfifo_clk_0_clk name}

    関連製品

    本記事の適用対象: 6 製品

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Cyclone® V GX FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA

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