記事 ID: 000084105 コンテンツタイプ: エラーメッセージ 最終改訂日: 2012/09/11

エラー (129001): 入力ポート DQSDISABLEN on atom "|hierarchy|dqs_delay_chain"は、stratixv_dqs_delay_chainプリミティブであり、合法的に接続および / または構成されていません

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Stratix® V デバイスで ALTDQ_DQS2 ブロックを使用してデザインをデザインする際、デザインの合成時に以下のエラーが発生する可能性があります。

エラー (129001): 入力ポート DQSDISABLEN on atom "|hierarchy|dqs_delay_chain"は、stratixv_dqs_delay_chainプリミティブであり、合法的に接続および / または構成されていません

DQSDISABLEN および DQSENABLEN ポートを同じ内部信号に接続する必要がある既知の問題があります。それ以外の場合は、合成エラーが発生します。

解決方法

altdq_dqs2_stratixv.sv ファイルでは、2 つの行を次のように変更して、dqsdisablen dqsenablen を内部信号dqs_enable_intに接続します。

行 967 と 968 を変更します。

dqsenable (dqs_enable_int)

dqsdisablen (dqs_disable_int)

宛先

dqsenable (dqs_enable_int)

dqsdisablen (dqs_enable_int)

 

同様に、行 1117 と 1,118 を変更します。

dqsenable (dqsn_enable_int)

dqsdisablen (dqsn_disable_int)

宛先

dqsenable (dqsn_enable_int)

dqsdisablen (dqsn_enable_int)

 

追加情報

この問題は、Quartus® II ソフトウェア・バージョン 12.0 以降で修正されています。

関連製品

本記事の適用対象: 5 製品

Stratix® V FPGA
Stratix® V GS FPGA
Stratix® V E FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA

1

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。