記事 ID: 000084098 コンテンツタイプ: トラブルシューティング 最終改訂日: 2013/07/01

Arria V SoC デバイスの LPDDR2 インターフェイスでポストアンブル・タイミングが失敗する場合がある

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

この問題は LPDDR2 製品に影響を与えています。

暫定的なタイミングモデルにより、LPDDR2 インターフェイスはArria V SoC デバイスは 、レポート DDRでポストアンブル・タイミングに失敗する可能性があります。

解決方法

この問題の回避策は、アンブル後のタイミングを無視することです。 障害。

この問題は今後修正される予定です。

関連製品

本記事の適用対象: 1 製品

Arria® V FPGA & SoC FPGA

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