記事 ID: 000084096 コンテンツタイプ: トラブルシューティング 最終改訂日: 2014/03/24

PLL リコンフィグレーション・インテル® FPGA IP内でタイミング違反が発生する原因

環境

  • Avalon ALTPLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    PLL リコンフィグレーション用 mgmt_clk および scanclk リコンフィグレーション・クロック入力の最大周波数は、シンボル tDYCONFIGCLK を持つStratix® V、Arria® V、Cyclone® V デバイスの各デバイス・データシートで指定されています。

     

    解決方法

    PLL リコンフィグレーション・インテル® FPGA IPでは、タイミング・クロージャーを実現するために、より低いクロック周波数が必要となる場合があります。 タイミング・アナライザーを使用して、選択したデバイスのクロック周波数 mgmt_clk または / または scanclk タイミング要件を確実に満たす必要があります。

    関連製品

    本記事の適用対象: 15 製品

    Cyclone® V SE SoC FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Cyclone® V GX FPGA
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    Arria® V GZ FPGA
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    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
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    Stratix® V E FPGA

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