クリティカルな問題
詳細
HDMI IP コアのArria 10 のデザイン例では、デフォルトでフラクショナルを使用しています。 トランシーバー PHY のトランスミッター PLL としてフェーズロック・ループ (fPLL) を使用します。fPLL リコンフィグレーションをサポートしますが、再キャリブレーション・プロセスは ATX PLL を対象としています。 再設計せずにデザインを再構成すると、設計の堅牢度に影響を与える可能性があります。 ハードウェア。
解決方法
この問題を回避するには、次の xcvr_gpll_rcfg.c ファイルを編集します。 実行前のソフトウェア / tx_control_src / ディレクトリー runall.tcl.
xcvr_gpll_rcfg.cファイルで次の行を編集します。
XCVR_RCFG_WRITE (0x100, 0x00000001); // ATX PLL recalibration
宛先：
XCVR_RCFG_WRITE (0x100, 0x00000002); // FPLL recalibration
この問題は、HDMI IP コアのバージョン 15.1 Update 1 で修正されています。