記事 ID: 000084027 コンテンツタイプ: エラーメッセージ 最終改訂日: 2018/08/06

警告 (10240): Verilog HDL Always Construct warning at altpciexpav_stif_txresp_cntrl.v

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション
  • インテル® Arria® 10 Cyclone® 10 PCI Express* のハード IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    PCI Express* のインテル® Arria® 10 ハード IP に問題があるため、インテル® Quartus® II または インテル® Quartus® Prime スタンダード・ソフトウェアを使用する際の分析および インテル® Quartus®の警告が表示されます。

    警告 (10240): Verilog HDL Always Construct warning at altpciexpav128_txresp_cntrl.v(344): 「payload_limit_cntr」変数に対するラッチを推論します。これは、常に構築される 1 つ以上のパスで以前の値を保持します
    Info (10041): altpciexpav128_txresp_cntrl.v(344) で「payload_limit_cntr[0]」のラッチを推測
    Info (10041): altpciexpav128_txresp_cntrl.v(344) の「payload_limit_cntr[1]」に対する推定ラッチ
    Info (10041): altpciexpav128_txresp_cntrl.v(344) で「payload_limit_cntr[2]」のラッチを推測
    Info (10041): altpciexpav128_txresp_cntrl.v(344) で「payload_limit_cntr[3]」のラッチを推測

    解決方法

    これらの警告は安全に無視できますが、バージョン 16.1 以降のインテル® Quartus® Prime Pro ソフトウェアで修正されています。

    関連製品

    本記事の適用対象: 4 製品

    インテル® Cyclone® 10 GX FPGA
    インテル® Arria® 10 GT FPGA
    インテル® Arria® 10 GX FPGA
    インテル® Arria® 10 SX SoC FPGA

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