記事 ID: 000084025 コンテンツタイプ: 製品情報 & ドキュメント 最終改訂日: 2015/04/15

クロックド・ビデオ出力 (CVO、CVO-II) のエッジラインとアクティブなピクチャーラインを設定するにはどうすればよいですか?CVO の有効なパラメーター設定に関するガイドラインはありますか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細 クロックド・ビデオ出力 IP コアのエッジラインを設定するには、次のルールを使用します。
解決方法

F 立ち上がりエッジライン >= 垂直ブランキング立ち上がりエッジライン

F 立ち上がりエッジライン < バーティカル・ブランキング・ライジング・エッジ・ライン (バーティカル・シンク・バーティカル・フロント・ポークティカル・バック・ポーチ)

F 立ち下がりエッジライン

関連製品

本記事の適用対象: 31 製品

Arria® II GZ FPGA
Cyclone® IV GX FPGA
Cyclone® III FPGA
Arria® GX FPGA
Cyclone® II FPGA
Cyclone® V ST SoC FPGA
Arria® II GX FPGA
Stratix® II FPGA
Cyclone® IV E FPGA
Arria® V GX FPGA
Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Arria® V GZ FPGA
Cyclone® V E FPGA
Cyclone® V GX FPGA
Arria® V GT FPGA
Cyclone® V SE SoC FPGA
インテル® Arria® 10 GX FPGA
インテル® Arria® 10 SX SoC FPGA
インテル® Arria® 10 GT FPGA
Arria® V ST SoC FPGA
Arria® V SX SoC FPGA
Stratix® II GX FPGA
Stratix® V GT FPGA
Stratix® III FPGA
Stratix® IV E FPGA
Stratix® IV GT FPGA
Stratix® IV GX FPGA
Stratix® V E FPGA
Stratix® V GS FPGA
Stratix® V GX FPGA

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。このコンテンツはお客様の便宜と一般的な情報のみを目的として提供されており、情報の正確さと完全性を保証するものではありません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。